计算机组成原理实验报告
题目：运算器部件实验：除法器
学 院 数学与信息学院 学科门类 工 学 专 业 12软件工程 学 号 2012436138 姓 名 王赛赛 指导教师 王兵
一、实验目的
1.掌握乘法器以及booth乘法器的原理
二、实验原理
除法是乘法的倒数。首先我们看一下十进制数的除法。为了方便起见，我们假定十进制数的各位要么为1要么为0，例如（1001010）10 ÷（1000）：
1 0 0 1 商
1000 1 0
1 0 1
1 0 1 0
- 1 0 0 0
10 被除数、除数、商、和余数的关系如下式所示：
被除数=商×除数+余数
式中，余数必须比除数小。
除法中求商的基本方法是利用被除数减去除数，看结果是正还是负，来决定商的这位是1
还是0。 假定被除数和除数都是正的，因此商和余数都是非负的。操作数和结果都是32位的，忽略符号。 比较善于节省空间的人们发现，商寄存器浪费的空间正好和余数寄存器浪费的空间一样，因此，将
三、实验步骤
1.打开Quartus->tools->programmer，将booth_divider.sof下载到FPGA中。注意进行programmer时，应在program/configure下的方框中打勾，然后下载。
2.在实验台上通过模式开关选择FPGA独立调试模式010。
3.将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU所需要的时钟使用正单脉冲时钟。
四、实验现象
本实验实现4位数的除法（无符号除法），
输入输出规则对应如下：
1、输入的4位被除数（dividend）md3～md0对应开关SD11～SD8。
2、输入的4位除数（divisor）mr3～mr0对应开关SD3～SD0。
3、按单脉冲按钮，输入脉冲，也即节拍。
4、余数寄存器remainder（8位）r7~r0对应灯R7～R0。
5、当计算结束时，ready信号为1，对应实验台上最上排最右排的标志位指示灯S，同时商和余数分别在灯A3~A0和A7~A4上体现出来。
五、附录
代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED;
ENTITY divider IS
GENERIC(k : POSITIVE := 3); --input number word length less one
PORT( dividend : IN BIT_VECTOR(k DOWNTO 0);
divisor : IN BIT_VECTOR(k DOWNTO 0);
clock : IN BIT;
quotient : OUT BIT_VECTOR(k DOWNTO 0);
remainder_r : OUT BIT_VECTOR(k DOWNTO 0);--remainder
remainder : INOUT BIT_VECTOR((2*k + 2) DOWNTO 0);--remainder REG finish : INOUT BIT
);
END divider;
ARCHITECTURE structural OF divider IS
SIGNAL drreg : BIT_VECTOR(k DOWNTO 0);
SIGNAL adderout : BIT_VECTOR(k DOWNTO 0);
SIGNAL carries : BIT_VECTOR(k DOWNTO 0);
SIGNAL augend : BIT_VECTOR(k DOWNTO 0);
SIGNAL tcbuffout : BIT_VECTOR(k DOWNTO 0);
SIGNAL adder_ovfl : BIT;
SIGNAL clr_dr : BIT;
SIGNAL load_dr : BIT;
SIGNAL init_rem : BIT;
SIGNAL load_rem : BIT;
SIGNAL shift_rem : BIT;
SIGNAL add_op : BIT;
signal count : INTEGER RANGE 0 TO k :=0;
SIGNAL count2 : INTEGER RANGE 0 TO 3 :=0;
BEGIN
PROCESS --main clocked process containing all sequential elements
BEGIN
WAIT UNTIL (clock'EVENT AND clock = '1');
--register to hold divisor during division
IF clr_dr = '1' THEN
drreg <= (OTHERS => '0');
ELSIF load_dr = '1' THEN
drreg <= divisor;
ELSE
drreg <= drreg;
END IF;
--register/shifter accumulates partial remainder register
IF init_rem = '1' THEN
remainder <= (OTHERS => '0');
remainder((k+1) DOWNTO 1) <= dividend; --initialize remainder and sll 1 ELSIF load_rem = '1' THEN
remainder((2*k + 1) DOWNTO (k + 1)) <= adderout; --load to top half remainder(2*k+2) <= NOT remainder(2*k+1);
remainder(k DOWNTO 0) <= remainder(k DOWNTO 0); --refresh right half ELSIF shift_rem = '1' THEN
remainder <= remainder ROL 1; --rotate left
ELSE
remainder <= remainder;
END IF;
END PROCESS;
--adder adds/subtracts divisor to left half of the remainder register